Evaluación experimental de algoritmo de encriptación AES en hardware FPGA para la optimización de la seguridad en comunicaciones aeronáuticas desarrolladas mediante el uso de sistemas embebidos en aeronaves de ala rotatoria

Abstract

La evaluación de un algoritmo de encriptación AES mediante VHDL propone un ejercicio de investigación tendiente a validar código que pueda evidenciar el rendimiento en el uso de recursos en diversos circuitos integrados FPGA de las familias Cyclone IV, Cyclone V y Artix7. En ello supone el aprendizaje de la norma FIPS197, pero desde el punto de vista de la codificación en VHDL, este trabajo aborda un análisis interesante respecto del uso de hardware FPGA como barrera primaria para la protección de datos digitales en sistemas embebidos. El análisis de los reportes de síntesis e implementación de las herramientas de diseño digital Vivado y Quartus II hacen de este trabajo de investigación un referente en la validación de tecnologías FPGA. Los resultados obtenidos nos muestran una perspectiva interesante respecto de las razones para la adopción de un circuito integrado específico para la implementación soluciones electrónicas.