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Evaluación experimental de algoritmo de encriptación AES en hardware FPGA para la optimización de la seguridad en comunicaciones aeronáuticas desarrolladas mediante el uso de sistemas embebidos en aeronaves de ala rotatoria

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dc.contributor.advisor Sánchez Aquino, José Miguel
dc.contributor.author Andrade Reyes, Marcos Aurelio
dc.date.accessioned 2024-09-04T15:51:05Z
dc.date.available 2024-09-04T15:51:05Z
dc.date.issued 2024-09-04
dc.identifier.citation Andrade Reyes, Marcos Aurelio (2024). Evaluación experimental de algoritmo de encriptación AES en hardware FPGA para la optimización de la seguridad en comunicaciones aeronáuticas desarrolladas mediante el uso de sistemas embebidos en aeronaves de ala rotatoria. La Libertad. UPSE, Matriz. Instituto de Postgrado. 74p es
dc.identifier.other UPSE-MEA-2024-0001
dc.identifier.uri https://repositorio.upse.edu.ec/handle/46000/12180
dc.description.abstract La evaluación de un algoritmo de encriptación AES mediante VHDL propone un ejercicio de investigación tendiente a validar código que pueda evidenciar el rendimiento en el uso de recursos en diversos circuitos integrados FPGA de las familias Cyclone IV, Cyclone V y Artix7. En ello supone el aprendizaje de la norma FIPS197, pero desde el punto de vista de la codificación en VHDL, este trabajo aborda un análisis interesante respecto del uso de hardware FPGA como barrera primaria para la protección de datos digitales en sistemas embebidos. El análisis de los reportes de síntesis e implementación de las herramientas de diseño digital Vivado y Quartus II hacen de este trabajo de investigación un referente en la validación de tecnologías FPGA. Los resultados obtenidos nos muestran una perspectiva interesante respecto de las razones para la adopción de un circuito integrado específico para la implementación soluciones electrónicas. es
dc.language.iso spa es
dc.publisher La Libertad: Universidad Estatal Península de Santa Elena, 2024 es
dc.rights openAccess es
dc.rights Atribución-NoComercial-SinDerivadas 3.0 Ecuador *
dc.rights.uri http://creativecommons.org/licenses/by-nc-nd/3.0/ec/ *
dc.subject AES128 es
dc.subject VHDL es
dc.subject FPGA es
dc.title Evaluación experimental de algoritmo de encriptación AES en hardware FPGA para la optimización de la seguridad en comunicaciones aeronáuticas desarrolladas mediante el uso de sistemas embebidos en aeronaves de ala rotatoria es
dc.type masterThesis es
dc.pages 74 p. es


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